■半導体メモリ
ー DRAM
RAMとは？
RAM(ラム)とは「ランダムアクセスメモリ(Random Access Memory)」を略したものである。何が「ランダムアクセス」なのかというと、カセットテープやビデオテープなどが蓄えているデータをその順番に沿ってしか取り出すことができないのに対し(シリアル,serial)、RAMはアドレスを指定すれば好みのデータの自由に取り出すことができるためである。
RAMにはいくつかのタイプのものがあるが、特に代表的なものに「DRAM(ディーラム、Dynamic RAM)」と「SRAM(エスラム、Static RAM)」がある。(名前の由来は後で紹介する)
DRAMの基本構造
DRAMに限らず、半導体メモリが"0"、"1"の情報を蓄える部分を「メモリセル」と呼んでいる。DRAMのメモリセルは、ワード線とビット線(デジット線)が縦横に格子状にはしっており、その交差点に配置されている。このメモリセルは、1個の選択トランジスタ(NMOSトランジスタ)とこれに直列配置されたキャパシタ(容量)からなっている。DRAMの基本構造は下図に示すようになっている。
図からも分かるように、トランジスタのゲートとドレインはそれぞれワード線とビット線に接続され、キャパシタプレートは設置されている。
書き込みの原理
セルに"1"を書き込むには、ワード線の電圧を上げてトランジスタにゲート電圧をかけた状態にし、ビット線の電圧も上げてトランジスタを通してキャパシタを充電する。もし、すでに"1"が書きこまれていれば変化はない。
一方、"0"を書き込むには"1"の情報を取り除けばよく、ワード線の電圧だけを上げてトランジスタを通してキャパシタが放電するようにすればよい。すでに"0"が書きこまれていれば変化は起こらない。
こうして、ビット線とワード線の電位を「高い(H;high)」と「低い(L;low)」に切り替えながら走査することで、全メモリセルに"1","0"の情報を記録していく。
メモリセルが"0","1"の情報を保持しておくためには、ワード線を"L"に保ってトランジスタをオフの状態にしておけば、キャパシタはビット線と分離されて充電も放電も起こらない。
読み出しの原理
メモリセルが記憶した情報を読み出すためには、ワード線を"H"にし、キャパシタからビット線に電荷が流れ出すかどうかを検出(センス、sense)すればよい。
たとえばメモリセルに"1"が記憶されていれば、トランジスタを介してキャパシタからビット線に放電電流が流れこむため、ビット線の電位が瞬間的に上がる。そのため"1"と判断される。
しかしメモリセルに"0"が記憶されていれば、キャパシタからビット線に放電電流が流れこむことはないため、ビット線に電位上昇は検出されず、"0"と判断される。
こうしてワード線とビット線を"H"と"L"に切り替えながら、メモリセル全体を走査することで"1","0"の情報すべてを取り出すことができる。
ただし、読み出しのときに容量が放電してしまうため、記憶していたデータが破壊されてしまうということに注目しなくてはいけない。そのため「再書き込み」という操作が必要になる。
徐々に記憶を失うDRAM - リフレッシュの必要性
半導体デバイスの基礎となるPN接合は、一方向には電流が流れるが反対方向には流れないという非対称の構造をもっている(詳しくは「半導体/PN接合 - 半導体デバイスの基礎」を参照)。ただし、これは絶対的なものではなく、例えば熱運動とか不純物のアンバランスなどによって、電流が流れない方向にも、少しずつリーク(漏れ)が起こることは避けられない。こうしてDRAMのPN接合の微少リークによって、キャパシタに蓄えられた電荷は少しずつ失われていってしまう。そのため、キャパシタ電荷が一定値以下になると、回路的に"1"なのか"0"なのかを判断できなくなってしまう。そのため、一定時間を置いて改めて書き込みを行う「リフレッシュ」が必須となる。これがDRAMの「dynamic(動的)」の名前の由来となっている。
書き込みをしてからこのように記憶が失われるまでの時間を「ホールドタイム(保持時間)」と呼んでいる。DRAMのホールドタイムは、内部に含まれる全メモリセルののうち最も短いものによって決定される。そのため、キャパシタの電荷が失われにくいような構造をつくることが重要になってくる。
DRAMは一定の期間ごとにデータ書き込みを行う「リフレッシュ動作」が必要なのに対して、SRAMはリフレッシュ動作は必要なく高性能で処理スピードも速い。しかし、DRAMはSRAMより必要な部品が少なく低コストで製造することができるので、実際はDRAMの方が多用されている。
大容量化に伴うメモリセル構造の改良
パソコンなどの高機能・多機能化、ビットあたりのコストなどの経済的要因、またエレクトロニクス機器の小型軽量化など、さまざまな理由が原動力となって、メモリ容量はだいたい３年で４倍のペースで大容量化している。
このためにはメモリセル、とくにキャパシタのサイズを小さくする必要があるが、そうなるとキャパシタの電極面積が足りなくなってしまい、安定した記憶動作に必要な容量値が確保できなくなってしまう。
これは土地の大きさは限られているのに人口だけは増加していく、都市部での住宅事情に似ている。住宅の場合、この問題に対応するには、高密度・高層建築などで解決しようとするだろう。実際、メモリセルの場合でも、似たような方法で問題を解決をしているのだ。
プレーナーセル：セルプレートに平面的に電子を蓄積する。 |
まず、これが従来型メモリセルの構造で、「プレーナーセル(planer cell)」と呼ばれている。従来型といっても、メモリが256Kまでの時代のことで、住宅事情でいえば東京の真中に平屋の家が立っていた時代のようなものだが、DRAMの原理を説明するのには分かりやすく、よく引き合いに出される。このプレーナーセルはほぼ二次元的な構造をしており、キャパシタも平面構造をしている。平面構造を保ちながら小型化をしていては、安定したキャパシタを実現することが難しい。
そこで解決策として考えられたのが、「トレンチセル(trench cell)」と「スタックセル(stack cell)」で、それぞれ地下室付きの家、2、3階立ての家といったところだ。ともに三次元的な構造をしている。
しかし、今ではほぼ人口変化率が横ばいになった住宅事情と異なり、メモリは大容量化を続けなければならない。のちにキャパシタの電極を円筒形にしたり、凹凸をつけたりするなど、実行面積を大きくする努力がなされた。さらに材料を変えて誘電率を高めるなど、地道な改良が今でも続けられている。
左図；トレンチセル：Si中の溝に電子を蓄積する。右図；スタックセル：積み重ねた部分に電子を蓄積する。 |
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